Xilinx All Programmable Day

会社のチケットでXilinx All Programmable Dayに参加させてもらいました.

All Programmableというのは,Xilinxの提唱する新しいコンセプト,らしい.

今後の大規模な次世代FPGA用の配置配線には,ISEが採用している遅延時間をコスト関数にしたSA法では立ち向かえないので,Vivadoでは,遅延時間,混雑度,配線長さの3次元の値を元にした数値解析によって配置配線する,とのこと.

ISEで13時間くらいかかっていた配置配線が5時間で終わった,ということらしい.

私はAutoESLに関するトラックに参加.

言語拡張していないANSI Cを入力として与えられるということで,お話を聞きながらいろいろ試してみましたが,さすがによくできている. 講師の人曰く,”意外とそのままコンパイルできる”から,よく使うようになりました,とのこと.

ループ展開やメモリの分割などは,ディレクティブでいろいろ指定できる.ディレクティブはソースコードに#pragmaで追加,あるいは,ツール側に設定ファイルで与えるようにすることができる.ソース汚さないというのはいいなあ,とか.JavaRockでも真似しよう.

C/C++/SystemCで書いてAutoESLで合成したモジュールは,AXIやPCoreなんかの形式で接続できるようにエクスポートするのも割と手軽とのこと.こういうの重要ですよね.

いろいろと勉強になったので,JavaRock開発に活かしていきますよー,とか.

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