レジスタファイルのシリアライゼーション，プチ実験

データ並列性が活用できる処理では，並行処理した結果を，それぞれのレジスタに格納しておいて最終的にそれをシリアライゼーションして取り出したい，というケースがままあります．

FPGAが大規模になって，かなりたくさんの処理を並べられるなってきた今日このごろ，問題になりそうなのが結果のシリアライゼーションどうするか，という話．

たくさんのレジスタを順になめていくような回路を作ってしまうとマルチプレクサがばかでかくなってしまうように思われます．それを回避するために，たとえばシフトレジスタ的に読み出すようにすればいいかもしれません．実際のところ，どうなの？というのを試してみました．

作りたい回路
RTL記述
合成してみる
結果
1. リソース使用量
2. 動作周波数
最後に

作りたい回路

おさらいすると，作りたい回路はこんな感じ．

マルチプレクサで選択する場合には，シリアライゼーションの部分で，カウンタをつかって，レジスタ0〜nまでを順に出力することになります．nが大きい場合には，大きなマルチプレクサが必要になってしまいますね．

シフトレジスタだと

こうなります．直感的にはnが大きくなっても問題ないように見えますね．

RTL記述

簡単のため，Synthesijer.ScalaでRTL設計します．

マルチプレクサ版はこんな感じ．

  // dataの配列がレジスタファイルの実体
  private val data = for(i <- 0 until depth) yield{ signal("reg_" + i, width) }
  
  private val seq = sequencer("seq")
  private val counter = signal(32);
  counter.reset(VECTOR_ZERO); counter.default(VECTOR_ZERO)

  // MUX: カウンタで指定されたレジスタファイルの値をmax_outに出力
  private var mux_out:ExprItem = VECTOR_ZERO
  for(i <- 0 until depth; d = data(i)){ mux_out = ?(counter == i, d, mux_out) }
  
  // IDLE: シリアライゼーション開始(kick='1')までは
  // それぞれのレジスタファイルへの入力をクロックに同期して取り込む
  for(i <- 0 until depth){ data(i) <= seq.idle * ?(we(i), din(i), data(i)) }
  counter <= seq.idle * ?(kick, value(1, counter.width()), value(0, counter.width()))
  offset <= seq.idle * counter;
  dout <= seq.idle * mux_out
  en <= seq.idle * kick
  private val s0 = seq.idle * kick -> seq.add()
  
  // S0: シリアライゼーション処理
  dout <= s0 * mux_out
  en <= s0 * HIGH
  offset <= s0 * counter;
  counter <= s0 * (counter + 1)
  private val s1 = s0 * (counter == depth-1) -> seq.add()
  
  // S1: カウンタやフラグの後処理
  s1 -> seq.idle

シフトレジスタ版はこんな感じ．

 // dataの配列がレジスタファイルの実体
  private val data = for(i <- 0 until depth) yield{ signal("reg_" + i, width) }
  
  private val seq = sequencer("seq")
  private val counter = signal(32);
  counter.reset(VECTOR_ZERO); counter.default(VECTOR_ZERO)
  
  // IDLE: シリアライゼーション開始までは入力データを取り込む
  counter <= seq.idle * ?(kick, value(1, counter.width()), value(0, counter.width()))
  dout <= seq.idle * data(0)
  en <= seq.idle * kick
  offset <= seq.idle * counter
  for(i <- 0 until depth){
    val d = if (i == depth-1) VECTOR_ZERO else data(i+1) // 最後以外は一つ後のデータ
    data(i) <= seq.idle * ?(kick == HIGH, d, // シリアライゼーション開始で一つずつシフト
                                    ?(kick == LOW and we(i) == HIGH, din(i), // input data
                                    data(i))) // as is
  }
  private val s0 = seq.idle * kick -> seq.add()
  
  // S0: シリアライゼーション処理本体
  dout <= s0 * data(0)
  offset <= s0 * counter
  for(i <- 0 until depth){
    val d = if (i == depth-1) VECTOR_ZERO else data(i+1) // 最後以外は一つ後のデータ
    data(i) <= s0 * d // シリアライゼーション中は一つずつシフト
  }
  en <= s0 * HIGH
  counter <= s0 * (counter + 1)
  private val s1 = s0 * (counter == depth-1) -> seq.add()
  
  // S1: フラグとカウンタの後始末に１クロック
  s1 -> seq.idle

たとえば，レジスタの数が4個の場合のシフトレジスタ版の動作をシミュレーションしてみると，こんな感じ．結果がシリアライゼーションして出力されることが確認できます．

合成してみる

ISE14.7で，KC705のXC7K325T-2をターゲットFPGAとして合成してみることにします．ワード数は，強気の1000個．計算はなしで入出力はI/Oピンに出すことにします．ただし，独立に1000本の32bitデータを入力させるにはピン数が足りないので，入力側はアドレスでデコードします．さらに，1000出力のデコードを一度に行うのはファンアウト的に厳しいので，16個にコピーした上で割り振りました．

Synthesijer.Scala的には，こんな感じ．

  // 外部からのアドレス入力を16個にコピー
  val addr_d = for(i <- 0 until 16; val s = signal(addr.width())) yield{
    s $ sysClk := addr; s
  }
  // 外部からのデータ入力を16個にコピー
  val din_d = for(i <- 0 until 16; val s = signal(din.width())) yield{
    s $ sysClk := din; s
  } 
  // mod 16でアドレス，データを利用してレジスタファイルにデータを書く
  for(i <- 0 until m.depth){
    inst.signalFor(m.din(i)) $ sysClk := din_d(i % 16)
    inst.signalFor(m.we(i)) $ sysClk := ?(addr_d(i % 16) == value(i, 32), HIGH, LOW)
  }